现代电子侦察技术拒绝需要对外部模拟信号展开准确萃取和分析，从而对数据采集的精度明确提出了很高的拒绝，本文明确提出了一种以FPGA作为主控制器的高精度500M数据采集系统设计方法，详尽地阐释了各硬件平台的明确包含。最后利用QUARTUS内部的嵌入式逻辑分析仪（SignalTapii）可以仔细观察到被收集到的信号并且对数据的有效位数及性能展开简略分析。

　　0章节　　随着数字通信技术的逐步发展，高速数据采集系统早已逐步代替传统的数据采集系统，其广泛应用在众多场合。新一代可编程逻辑器件FPGA都享有较多的IO端口以及强劲的数据处理能力，这也为高速高精度数据采集系统的研发获取了基础条件。　　1工作原理　　本文设计的数据采集卡硬件原理框图1如下右图。　　如图1右图，前端仿真电路将外界的模拟信号转化成沦为ADC需要接管到的数据格式；高速时钟电路获取500MHz的高速时钟，ADC在此时钟起到下，展开ADC转换。

在整个数据采集卡中，FPGA是展开收集掌控，以及数据接管的核心。FPGA按照1:4的比率对将接管到的500MHz的LVDS差分数据流展开分流和降速。

　　数据分流之后由于数据速率与USB模块数据传输速度有所不同，所以还要展开FIFO缓冲器。FIFO的写出时钟与串行收发器维持实时，当FIFO缓冲器被写满之后，由FPGA加载FIFO缓冲器中的数据，并且将数据通过USB模块芯片传输到上位机中展开表明或者存储。　　2系统设计　　数据采集卡主要还包括高速A/D切换模块、FPGA主控模块和USB模块电路三个模块。

　　2.。

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